模拟IP集成中的常见芯片问题

图 1该框图突出显示了多媒体 SoC 设计。P2F Semi

    现在可用的模拟/射频/混合信号 IP 的选择既广泛又深入。人们可以在以下主要类别中找到大量 7 nm（有时甚至是 5 nm）的硬件模块：

    PLL 和 DLL：提供多种速度、抖动和功率规格

    DAC 和 ADC：分辨率为 8 位至 24 位，速率高达 300 MSPS

    PHY 和 SerDes：针对广泛的市场选择，例如无线（Wi-Fi 和 5G）、网络（LAN、WAN 和存储）、计算（USB、PCIe、MIPI）和内存（DDR，包括 G 和 LP 变体，以及 HBM 和许多其他）

    可以组装更小的组件来创建个性化模拟前端 (AFE)、电源管理功能和射频模块

    该行业不断取得工艺技术进步，以支持对更高门数、更低功耗、更高性能和更多功能的永无止境的需求。其中包括三阱隔离、绝缘体上硅、P+ 保护环、FinFET 和沟槽隔离。其中许多功能促进了我们今天看到的模拟、射频和混合信号 IP 的激增。这些基板的添加还减少了设计人员在超深亚微米领域一直面临的一些复杂问题的严重程度，例如隐藏在转换速率中的模拟噪声源、阻抗匹配和端接复杂性以及支持巨大带宽的电路。

    然而，面对 16 nm 及以下 SoC 设计中与模拟电路并排放置的大量门数，即使是新颖的工艺增强也显得不足。事实上，与模拟/射频宏非常接近的大型高性能数字模块带来的信号和电源完整性挑战正在从芯片扩展到封装和 PCB，而这两者都在努力跟上硅技术进步的步伐。SoC 设计人员越来越发现自己被迫将工作范围扩大到其他两个领域，以确保他们的芯片设计能够按预期运行。

    这个由多部分组成的文章系列探讨了嵌入式模拟和 RF IP 核如何对芯片、封装和 PCB 功能产生负面影响，其影响是多种多样的。我们还将讨论如何在所有三个层面上防范这些问题，以及这些解决方案如何相辅相成。